尽管小芯片（Chiplet）早已不是什么新鲜事物，但在竞争对手近期大发力的状况下、以及随着制程转入更复杂的开发节点，采用新技术的高性能小芯片或较预期更早地上市。
这件事的重点，在于小芯片该如何组装、以及怎样的搭配才合理。不过早在 2017 年的技术制造日活动上，该公司就已经更笼统地介绍过相关内容。
现在看来，英特尔似乎准备从 7nm 平台开始实现这一愿景。在 2020 架构日活动期间的幻灯片中，Brijesh Tripathi 展示了它与典型芯片设计（容纳所有所需的组件）的对比。
通常情况下，英特尔需要耗费 3-4 年的时间，才能完成业内领先的芯片开发。然而英特尔与合作伙伴都发现，他们本可以将芯片的推出时间，再缩短几个数量级的。
与 2017 年展示的幻灯片类似，上图中间展示的是被划分成不同模块的小芯片设计。假设它们采用了相同的互连设计理念，那芯片的基础组成部分总有一定程度的重用。
举个例子，竞争对手 AMD，就在其客户端和服务器产品线上复用了计算芯片的核心部分。对于其它半导体公司来说，这点还是相当值得学习的。
展望未来，英特尔也设想着将每个芯片 IP 拆分成多个小芯片，以使产品配置能够迎合不同的市场需求，比如轻松引入支持 PCIe 4.0 x16 连接的小芯片。
此外内存通道控制器、内核，媒体 / 人工智能 / 光线追踪 / 加密 / 图形运算等加速器模块，乃至 SRAM 和 L3 / L4 缓存模块，也都能够充分利用小芯片的灵活升级、快速组装和 bug 修复等特性。
对于内容创作者来说，可能更希望在 CPU 和 GPU 计算性能之间取得良好的平衡。对于游戏玩家来说，图形性能是他们更为注重的。
此外企业客户或许对 GPU 要求不高，但 AI 研究将消耗大量算力。甚至桌面和移动版本的芯片，其 I/O 配置上的差异，都可以借助小芯片来轻松组装和定制实现。
与往常一样，小芯片的实际尺寸和设计复杂度，需要在多管芯的排列上进行权衡。此外小芯片的任何通信开销、以及发热控制，都较单一整体的设计要更高一些（后者的延时也更低）。
对于移动设备来说，多管芯也不是能够无限堆叠，毕竟 Z 轴上的高度也受到了更严格的限制。即便如此，若厂商能够对优势特性加以正确的利用，成本性能和功能的最佳实现也是相对轻松的。
遗憾的是，英特尔并没有过多地谈论如何将各个小芯片通过特殊的“胶水”粘合到一起。毕竟其依赖于相对复杂、定制或其它形式的高速互联协议。
早些时候，该公司已经介绍过其对未来 FPGA 产品的制造理念。虽然 CXL 很有期望，但这意味着每个小芯片都需要配备一套复杂的 CXL / PCIe 控制器，对系统整体的功耗控制也提出了极高的挑战。
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